ID บทความ: 000084687 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 11/09/2012

ฉันจะเชื่อมต่อพอร์ตcsr_debugaccessและcsr_burst_countที่สร้างขึ้นโดยคอนโทรลเลอร์ DDR3 SDRAM กับ UniPHY ได้อย่างไร

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณจะเห็นพอร์ตcsr_debugaccessและcsr_burst_countพอร์ตที่สร้างขึ้นโดย IP คอนโทรลเลอร์ DDR3 SDRAM พร้อม UniPHY ใน Quartus® ซอฟต์แวร์ II เวอร์ชัน 11.0 เมื่อคุณเปิดใช้งานตัวเลือกการกําหนดค่าและการลงทะเบียนสถานะ (CSR) พอร์ตเหล่านี้จะถูกส่งออกแม้ว่าพอร์ต CSR ไม่ได้เปิดใช้งานอยู่ก็ตาม

คุณสามารถผูกcsr_debugaccessกับ 0 และcsr_burst_countกับ 1

คําจํากัดความของสัญญาณทั้งสองนี้อยู่ในเอกสาร Avalon Interface Specification (PDF)

พอร์ตจะถูกลบออกใน IP เวอร์ชั่นในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

Stratix® III FPGA
Stratix® V GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้