ID บทความ: 000084661 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/04/2014

ทําไม PCI Express Bus Functional Model (BFM) ของบริษัทอื่นของฉันตั้งค่าสถานะสัญลักษณ์ไม่ถูกต้องหลังจากโทเค็น End of Data Stream (EDS)

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

Arria® V GZ และ Stratix® V Hard IP สําหรับ PCI Express® อาจทําให้ BFMs ของบริษัทอื่นทําเครื่องหมายสัญลักษณ์ไม่ถูกต้องหลังจาก EDS เนื่องด้วยเหตุผลต่อไปนี้:

เมื่อ Hard IP สําหรับ PCI Express เข้าสู่ hot reset เครื่องสถานะการฝึกอบรมลิงค์ (LTSSM) จะส่งผ่านสถานะการกู้คืนก่อน เมื่อกู้คืน ไม่ได้ใช้งาน จะเริ่มสตรีมข้อมูล ก่อนเข้าสู่สถานะ Hot Reset IP จะส่ง EDS เพื่อสิ้นสุดการสตรีมข้อมูล

ตามข้อกําหนด PCI Express Hard IP ควรส่ง EIEOS หลังจาก EDS แต่ไม่ส่ง Hard IP ตาม EDS พร้อม TS1 พร้อมชุดบิตรีเซ็ตร้อน

ปัญหานี้สามารถดูได้ในการจําลอง ไม่มีผลกระทบในการทดสอบฮาร์ดแวร์จริง

ความละเอียด

ละเว้นข้อผิดพลาดจาก BFM ของบริษัทอื่นของคุณ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® V GZ FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้