ID บทความ: 000084661 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/04/2014

ทําไมจึงมีสัญญาณสถานะสัญลักษณ์ PCI Express Bus Functional Model (BFM) ของบริษัทอื่นหลังจากโทเคน End of Data Stream (EDS) ของฉัน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

Arria® V GZ และ Stratix® V Hard IP สําหรับ PCI Express® อาจทําให้ BFM ของบริษัทอื่นระบุสัญลักษณ์ที่ไม่ถูกต้องหลังจาก EDS ด้วยเหตุผลต่อไปนี้:

เมื่อ Hard IP สําหรับ PCI Express เข้าสู่การรีเซ็ตแบบ Hot Reset เครื่องสถานะการฝึกอบรมลิงก์ (LTSSM) จะผ่านสถานะการกู้คืนก่อน เมื่ออยู่ใน recovery.idle จะมีการเริ่มการสตรีมข้อมูล ก่อนที่จะเข้าสู่สถานะ Hot Reset IP จะส่ง EDS เพื่อสิ้นสุดการสตรีมข้อมูล

ตามข้อมูลจําเพาะของ PCI Express Hard IP ควรส่ง EIEOS หลังจาก EDS แต่ไม่เป็นผล Hard IP ตามด้วย EDS ด้วย TS1 พร้อมชุดบิตรีเซ็ตแบบ Hot

ปัญหานี้สามารถดูได้ในการจําลอง ไม่พบผลกระทบในการทดสอบฮาร์ดแวร์จริง

ความละเอียด ละเว้นข้อผิดพลาดจาก BFM ของบริษัทอื่นของคุณ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® V GZ FPGA

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้