ปัญหาสำคัญ
คำอธิบาย
หากคุณใช้ Cadence® NC-Sim เพื่อดําเนินการ การจําลองการทํางาน VHDL ที่พอดีกับโพสต์ของการออกแบบที่มุ่งเป้าเป้าที่ สมาชิกของตระกูล Stratix V และที่ใช้ RAM เป็นข้อผิดพลาดที่ละเอียด อาจเกิดขึ้นหากพารามิเตอร์การประกาศส่วนประกอบและสถาปัตยกรรม พารามิเตอร์ไม่อยู่ในลําดับ
ความละเอียด
-namemap_mixgenใช้ตัวเลือกกับncelabคําสั่ง
เพื่อแนะนํา NC-Sim ให้ตรงกับพารามิเตอร์การประกาศส่วนประกอบ
และพารามิเตอร์ของสถาปัตยกรรมตามชื่อ