ID บทความ: 000084549 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/04/2016

พอร์ต Locked ของ PLL จะสลับในขณะที่อยู่ในกระบวนการรับการล็อกไปยังสัญญาณนาฬิกาอ้างอิงอินพุตหรือไม่

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

หากสัญญาณนาฬิกาอ้างอิงอินพุตไปยัง PLL มีเสถียรภาพ สัญญาณ PLL Locked จะไม่เปิดปิดในขณะที่ PLL สร้างการล็อก  PLL อเนกประสงค์ใน Stratix® V, Stratix IV, Stratix III, Arria® 10, Arria V, Arria II, Cyclone® V, อุปกรณ์ Cyclone IV และ Cyclone III มีตัวกรองฮิสสเตอริสแข็งซึ่งจะช่วยป้องกันไม่ให้พอร์ต Locked เปิดปิด

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้