ID บทความ: 000084537 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 28/06/2012

RapidIO IP Core VHDL Customer Testbench การจําลองล้มเหลวสําหรับรูปแบบArria V บางอย่าง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    การทดสอบ VHDL สําหรับฟังก์ชัน RapidIO MegaCore x1 5.00 รูปแบบ Gbaud ที่มุ่งเป้าไปยังอุปกรณ์ Arria V ไม่สามารถจําลองได้ สาเหตุคือพอร์ต VHDL rx_errdetectมีความกว้างที่ไม่ถูกต้อง

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ หลังจากที่คุณสร้าง RapidIO MegaCore ของคุณแล้ว ฟังก์ชันอินสแตนซ์ ให้ทําตามขั้นตอนต่อไปนี้:

    1. เปิดไฟล์ที่สร้างขึ้น<my_rapidio_ip_core>_hookup.iv ใน บรรณาธิการข้อความ
    2. ปรับเปลี่ยนความกว้างตามที่แสดงในสัญญาณ VHDL สองตัวต่อไปนี้ ประกาศ:

      3. wire [3:0] rx_errdetect

      wire [3:0] sister_rx_errdetect

    3. บันทึกและปิดไฟล์
      ตอนนี้เทสเบนช์ของคุณสามารถจําลองได้สําเร็จ

      ดู RapidIO ได้ที่ IP Core Verilog HDL Customer Testbench การจําลองล้มเหลวสําหรับบางส่วน Arriaรูปแบบ V ด้วยความถี่นาฬิกาอ้างอิงที่ไม่ตรงกัน

      ปัญหานี้ได้รับการแก้ไขในเวอร์ชั่น 12.0 ของ RapidIO MegaCore ฟังก์ชัน

      ผลิตภัณฑ์ที่เกี่ยวข้อง

      บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

      อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

      ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

      ติดต่อฝ่ายสนับสนุน

      คำประกาศสิทธิ์

      1

      การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

      เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้