ID บทความ: 000084504 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/02/2019

ทําไมตัวรับส่งสัญญาณจึง pll_locked ถอดรหัสสัญญาณเมื่อทําการเชื่อมต่อ rx_analogreset ในระหว่างการจําลองอุปกรณ์ Cyclone® IV GX

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ตัวรับส่งสัญญาณ pll_locked ถอดรหัสสัญญาณเมื่อ ทําการเชื่อมต่อ rx_analogreset ในระหว่างการจําลองอุปกรณ์ Cyclone® IV GX เนื่องจากโมเดลการจําลองที่ไม่ถูกต้อง

ตัวรับส่งสัญญาณ rx_analogreset รีเซ็ต MPLL อย่างไม่ถูกต้องและเป็นเหตุให้สัญญาณ pll_locked ทําการแยกในซอฟต์แวร์ Quartus® II เวอร์ชั่น 9.1-SP2

มีโปรแกรมแก้ไขต่อไปนี้เพื่อแก้ไขปัญหานี้:

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime v16.0

ความละเอียด

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus Prime 16.0

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Cyclone® IV GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้