ID บทความ: 000084490 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/08/2012

ทําไม deassert avl_ready หลังจาก avl_write_req ถูกระบุไว้ใน IP II คอนโทรลเลอร์ประสิทธิภาพสูง DDR3 และ DDR2 SDRAM ของฉัน

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อเปิดใช้งานรหัสการแก้ไขข้อผิดพลาด (ECC) อยู่ คุณจะเห็น avl_ready ว่าไม่ได้ใช้งานหลังจากที่ avl_write_req ระบุเพิ่มความหน่วงในการเขียน เนื่องจากคอนโทรลเลอร์จําเป็นต้องรอข้อมูลขาเข้า (ลบสัญญาณพร้อมใช้งาน) แล้วจึงตัดสินใจว่าจําเป็นต้องมีการดําเนินการแก้ไขการอ่านหรือไม่ในระหว่างการโหลดคําสั่ง

    ความละเอียด

    ลักษณะการทํางานนี้จะไม่เกิดขึ้นหากปิดใช้งาน ECC

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 9 ผลิตภัณฑ์

    Arria® II GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA
    Stratix® V E FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Stratix® V GX FPGA
    Stratix® III FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้