ID บทความ: 000084476 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/07/2015

ทําไมคอร์ IP ของ Triple Speed Ethernet จึงล้มเหลวในการรายงานการชนกันอย่างถูกต้องเมื่อทํางานในโหมดฮาล์ฟดูเพล็กซ์

สิ่งแวดล้อม

    อีเธอร์เน็ต
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คอร์ IP Triple Speed Ethernet (TSE) อาจไม่สามารถรับรองได้อย่างถูกต้องEXCESS_COL (บิต 11) และ LATE_COL (บิต 12) ฟิลด์ของ Command_Config ลงทะเบียนและrx_err[5] สัญญาณข้อผิดพลาดการชนกัน

ความละเอียด

ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในการเปิดตัวคอร์ IP ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 32 ผลิตภัณฑ์

Cyclone® V GT FPGA
Cyclone® III FPGA
Stratix® V GX FPGA
Cyclone® IV GX FPGA
Cyclone® II FPGA
Cyclone® V GX FPGA
Arria® V GZ FPGA
Stratix® V GS FPGA
Stratix® II GX FPGA
Stratix® II FPGA
Arria® V GX FPGA
Stratix® V GT FPGA
Intel® Arria® 10 GT FPGA
Arria® V GT FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GX FPGA
Intel® Arria® 10 GX FPGA
Arria® II GZ FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Intel® Arria® 10 SX SoC FPGA
Arria® GX FPGA
Cyclone® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Cyclone® V SE SoC FPGA
Cyclone® IV E FPGA
Arria® V ST SoC FPGA
Cyclone® III LS FPGA
Stratix® IV E FPGA
Arria® V SX SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้