ID บทความ: 000084413 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/11/2011

ความไม่แน่นอนของสัญญาณนาฬิกาในอินเทอร์เฟซหน่วยความจําภายนอก UniPHY ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ความไม่แน่นอนของสัญญาณนาฬิกาที่เกี่ยวข้องกับการอ่าน FIFO ที่นาฬิกาโดย DQS อาจส่งผลให้มีการตั้งค่าที่ไม่ถูกต้องและมีค่า Slack อยู่

    ความละเอียด

    วิธีแก้ไขปัญหาสําหรับปัญหานี้คือการแก้ไขไฟล์ PHY.sdc ด้วยตนเอง อยู่ใน<variation_name>/constraints/ ไดเรกทอรีและเพิ่มสองบรรทัดต่อไปนี้ไปยังข้อจํากัดหลายรอบ ในส่วนของไฟล์:

    set_max_delay -from *ddio_in_inst_regout* -0.05 set_min_delay -from *ddio_in_inst_regout* [expr - 0.05].

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    อุปกรณ์ที่ตั้งโปรแกรมได้ Intel®

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้