คำอธิบาย
เมื่อคุณใช้เครื่องมือแก้ไขพารามิเตอร์ Quartus® II software v12.1sp1 FIFO เพื่อสร้าง DCFIFO และเปิดใช้งานวงจรซิงโครนัสเพื่อซิงโครไนซ์สัญญาณ aclr เพื่อ rclk หรือ wclk โดยทําเครื่องหมายที่ตัวเลือก "เพิ่มวงจรเพื่อซิงโครไนซ์อินพุต 'aclr' ไปยัง 'wrclk'/'rdclk', คุณอาจเห็นพาธการกําหนดเวลาการกู้คืนและการลบจาก aclr ไปยังการลงทะเบียนการซิงโครไนส์ซึ่งถูกตัดอย่างปลอดภัย
ความละเอียด
เพิ่มคําสั่ง SDC ต่อไปนี้ในไฟล์ SDC เพื่อตัดเส้นทางเวลาที่เกี่ยวข้องด้วยตนเอง:
set_false_path -from [get_registers <aclr register name>] -ไปยัง [get_registers <ชื่อการลงทะเบียนการซิงโครไนส์>]