ID บทความ: 000084328 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 14/01/2013

ข้อผิดพลาด: ข้อผิดพลาดระหว่างการทํางานของสคริปต์ generate_ed.tcl: <example design="">: พยายามส่งออกอินเทอร์เฟซ seq_debug if0.seq_debug ที่ไม่รู้จัก</example>

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.1 และใหม่กว่า ข้อความแสดงข้อผิดพลาดนี้อาจปรากฏขึ้นเมื่อสร้างการออกแบบตัวอย่างสําหรับคอนโทรลเลอร์ DDR3 ที่มี UniPHY หาก ตั้งค่าประเภทอินเทอร์เฟซชุดเครื่องมือ EMIF On-Chip เป็น Internal (JTAG)

ความละเอียด

วิธีแก้ไขปัญหาชั่วคราวคือการเปลี่ยนการตั้งค่าการดีบักบนชิปจาก Internal (JTAG) เป็น แชร์ ซึ่งสร้างอินเทอร์เฟซ Avalon® Slave ซึ่งไม่จําเป็นต้องเชื่อมต่อ

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 13.0

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 20 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Arria® II GZ FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Stratix® IV E FPGA
Cyclone® V SE SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้