ID บทความ: 000084323 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 04/03/2013

ทําไมนาฬิกาเอาต์พุตจากaltera_pllของฉันถึงเป็นสองเท่าของความถี่เอาต์พุตที่คาดหวังในการจําลอง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0 และใหม่กว่า Alteraอินสแตนซ์ PLL Megafunction อาจสร้างสัญญาณนาฬิกาเอาต์พุต PLL โดยมีความถี่ที่คาดไว้สองเท่าเมื่อทําการจําลอง

    หมายเหตุ: นี่เป็นปัญหาการจําลองเท่านั้น

     

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ทําตามขั้นตอนด้านล่าง:

    1. เปิดโมเดลการจําลองที่สร้างขึ้นในโปรแกรมแก้ไขข้อความ_sim/.
    2. ค้นหาข้อความpll_vco_div
    3. pll_vco_div อัปเดตพารามิเตอร์เป็น 2 (อาจตั้งค่าไม่ถูกต้องเป็น 1)

    ตัวอย่างเช่น:

    • Verilog : _sim/.vo

    ก่อน:

    _altera_pll_altera_pll_.pll_vco_div = 1,

    หลัง:

    _altera_pll_altera_pll_.pll_vco_div = 2,

    • VHDL: _sim/.vho

    ก่อน:

    pll_vco_div => 1,

    หลัง:

    pll_vco_div => 2,

    ปัญหานี้เริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชัน 12.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 14 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้