ฉันจะสร้างอินสแตนซ์โมดูล VHDL ภายในการออกแบบ Verilog ได้อย่างไร

ต่อไปนี้เป็นตัวอย่างของไฟล์ Verilog ระดับสูงสุดที่เรียกว่า top_ver.v ที่สร้างไฟล์ VHDL ระดับล่างที่เรียกว่า bottom_vhdl.vhd:

-------------------------------------------------------------------------------------------
module top_ver (p, q, out);
input    q, p;
output   out;
bottom_vhdl u1 (.a(q), .b(p), .c(out));
endmodule

VHDL file (bottom_vhdl.vhd)

LIBRARY ieee;
USE ieee.std_logic_1164.ALL;

ENTITY bottom_vhdl IS
PORT (a, b : IN std_logic;
      c : OUT std_logic);
END bottom_vhdl;

ARCHITECTURE a OF bottom_vhdl IS
BEGIN
   Process (a, b)
     BEGIN
       c 

โปรดทราบว่ารองรับโดยการสังเคราะห์โดยตรงในซอฟต์แวร์ Quartus II ซึ่งอาจเป็นหรือไม่ รองรับในเครื่องมือ EDA อื่นๆ โปรดตรวจสอบกับผู้จําหน่ายเครื่องมือสําหรับรายละเอียด