ข้อผิดพลาด (10149): ข้อผิดพลาด Verilog HDL Declaration ที่ core_debug.sv(1): มีการประกาศการระบุ "seq_core_debug_pkg" ในขอบเขตปัจจุบันแล้ว

ข้อความแสดงข้อผิดพลาดการวิเคราะห์และการสังเคราะห์นี้อาจพบเห็นได้ในโครงการตัวอย่าง UniPHY เมื่อ UniPHY Intel® FPGA IP มีการผสมผสานการตั้งค่าเหล่านี้ :

• การตั้งค่า PHY: ตัวเลือกโหมดการแชร์ PLL/DLL/OCT ใดๆ ถูกตั้งค่าเป็นโฮสต์หรือตัวแทน
• การวิเคราะห์: เปิดใช้งานชุดเครื่องมือดีบัก EMIF บนชิปที่เลือกไว้

ปัญหาเกิดจากไฟล์ core_debug.sv ที่แสดงอยู่ในรายการสองครั้งในตัวอย่างการออกแบบไฟล์ .qip

วิธีแก้ไขปัญหาชั่วคราวคือการแสดงความคิดเห็นหนึ่งในไฟล์ในตัวอย่างการออกแบบไฟล์ .qip ตัวอย่างเช่น :

#set_global_assignment -library "_example" -name SYSTEMVERILOG_FILE [file join $::quartus(qip_path) "_example/submodules/_example_if0_s0_software/core_debug.sv"]

ปัญหานี้ได้รับการแก้ไขโดยเริ่มต้นด้วยซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.0