ID บทความ: 000084309 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 09/12/2013

ทําไมฉันจึงเห็นข้อผิดพลาดร้ายแรงในซอฟต์แวร์ Quartus II หลังจากกําหนดเส้นทางเอาต์พุต iII PLL Stratixของฉันโดยตรงไปยังพินเอาต์พุตอุปกรณ์

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1 และก่อนหน้า คุณอาจพบข้อผิดพลาดร้ายแรงหากคุณเชื่อมต่อเอาต์พุตสัญญาณนาฬิกา Stratix® III PLL เข้ากับพินเอาต์พุตอุปกรณ์โดยตรง

ความละเอียด

วิธีแก้ปัญหาข้อผิดพลาดนี้:

  • ถอดการเชื่อมต่อออก
  • ใช้สัญญาณนาฬิกาเอาต์พุต PLL เพื่อนาฬิกาบนเวทีลงทะเบียนเอาต์พุต DDIO ที่มีพอร์ตdata_hของ PLL ผูกกับ \'1\' และพอร์ตdata_lของพอร์ตที่เชื่อมโยงกับ \'0\' ผลที่ได้คือสัญญาณนาฬิกาที่แพร่กระจายผ่านขั้นตอนเอาต์พุต DDIO แต่จะลบการเชื่อมต่อโดยตรงไปยังพิน

ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® III FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้