ปัญหาสำคัญ
คำอธิบาย
พอร์ตเอาต์พุตต่อไปนี้ได้รับการกําหนดให้เป็นสเกลาร์ในเวอร์ชัน 14.0 ของซอฟต์แวร์ Quartus II: rx_st_eop, rx_st_err, rx_st_sop, rx_st_valid, tx_st_eop, tx_st_err, tx_st_sop, และ tx_st_valid พอร์ตเหล่านี้หมายถึงเวกเตอร์ในซอฟต์แวร์ Quartus II เวอร์ชั่น 15.0
ความละเอียด
การเปลี่ยนแปลงนี้ไม่มีผลกับ Verilog HDL สําหรับ VHDL คุณอาจต้องกําหนดพอร์ตเหล่านี้ใหม่เป็นเวกเตอร์โดยใช้ส่วนที่ต้องการ std_logic_vector (0 downto 0) เริ่มตั้งแต่ 15.0