ID บทความ: 000084281 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/04/2014

IP UniPHY DDR3 ใช้มาตรฐาน I/O ของ SSTL-15 Class II เมื่อใด

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อแท็บการตั้งค่า UniPHY DDR3 PHY "ความถี่สัญญาณนาฬิกาหน่วยความจํา" อยู่สูงกว่า 800 MHz มาตรฐาน I/O ของอินเทอร์เฟซ DDR3 ตั้งเป็น SSTL-15 Class II เพื่อเพิ่มความแข็งแกร่งของไดรฟ์ Datapath ของหน่วยความจําและสัญญาณนาฬิกามีการมอบหมาย Output Termination ของซีรีส์ 25 โอห์มพร้อมการปรับเทียบ

    การบ้านเหล่านี้จะถูกนําไปใช้ในโฟลว์มาตรฐานที่รองรับในการเรียกใช้ไฟล์ _p0_pin_assignments.tcl หลังจากการวิเคราะห์และการสังเคราะห์

    ความละเอียด

    ขอแนะนําเป็นอย่างยิ่งให้คุณทําการจําลองระดับบอร์ดเพื่อตรวจสอบความถูกต้องของสัญญาณของอินเทอร์เฟซ DDR3 ของคุณ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Stratix® V E FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GS FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้