ID บทความ: 000084254 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 03/12/2012

การสร้างคอร์ IP PHY พื้นฐานใหม่ใน 40GbE และ 100GbE MAC และ PHY IP Core

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    40GbE และ 100GbE MAC และ PHY IP Core ประกอบด้วยคอร์ PHY IP สร้างโดย MegaWizard Plug-In Manager เมื่อสร้าง PHY ขึ้นใหม่ คอร์ IP ที่มีการแก้ไขซอฟต์แวร์ Quartus II ที่ใหม่กว่า คุณอาจไม่ สามารถเปิดไฟล์ที่สร้างขึ้นโดย MegaWizard ที่มีอยู่และสร้างใหม่ได้ มัน

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ 12.1 Quartus รุ่น แกน IP

    สําหรับเวอร์ชั่น 12.0 ของแกน IP ไฟล์ Verilog ที่สร้างขึ้น โดย MegaWizard Plug-In Manager จะมีความคิดเห็นเกี่ยวกับส่วนหัวที่ทราบ ในบรรทัดแรกของไฟล์ที่ MegaWizard รู้จัก นิ้ว ซอฟต์แวร์ 12.0 Quartus II รุ่นไฟล์ PMA ที่สร้างขึ้นโดย MegaWizard ตัวจัดการปลั๊กอินจะถูกผนวกเข้ากับชุดความคิดเห็นมาตรฐานนั่นคือ ไม่ได้รับการยอมรับ แก้ไขส่วนหัวของไฟล์ที่สร้างขึ้น MegaWizard เพื่อให้บรรทัดแรกเป็นความคิดเห็นที่จดจําได้ เช่น:

    // megafunction wizard % %

    จากนั้นคุณสามารถเปิดและสร้าง MegaWizard ที่สร้างขึ้นใหม่ได้ แฟ้ม

    ไฟล์การสังเคราะห์และการจําลอง 40GbE PHY IP อยู่ ที่:

    • (ไฟล์สังเคราะห์) /alt_eth_40g/quartus_synth/rtl_src/phy/pma_sv/alt_e40_e4x10/alt_e40_e4x10.v
    • (ไฟล์การจําลอง) /alt_eth_40g/sim_verilog/<SIMULATOR_NAME>/rtl_src/phy/pma_sv/alt_e40_e4x10/alt_e40_e4x10.v

    ไฟล์การสังเคราะห์และการจําลอง IP 100GbE PHY ตั้งอยู่ ที่:

    • (ไฟล์สังเคราะห์) /alt_eth_100g/quartus_synth/rtl_src/phy/pma_sv/alt_e100_e10x10/alt_e100_e10x10.v
    • (ไฟล์การจําลอง) /alt_eth_100g/sim_verilog/<SIMULATOR_NAME>/rtl_src/phy/pma_sv/alt_e100_e10x10/alt_e100_e10x10.v

    โปรดทราบว่าตัวแปร <SIMULATOR_NAME> หมายถึง Cadence, Mentor หรือ Synopsis ไฟล์ PHY IP ต้องเป็น อัปเดตด้วยส่วนหัวที่ถูกต้องและถูกแก้ไขใน MegaWizard in ทั้งชุดไฟล์สังเคราะห์และไฟล์ที่ตั้งค่าไว้สําหรับการจําลองที่คุณ กําลังใช้ การอัปเดตการกําหนดค่า PHY IP ในไฟล์ใดไฟล์หนึ่ง ชุดจะไม่แสดงขึ้นโดยอัตโนมัติในชุดไฟล์อื่น

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Stratix® IV FPGA
    Stratix® V FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้