เมื่อคุณสร้างอินสแตนซ์ PLL ใน Arria® II, Cyclone® III, Cyclone IV, Stratix® III และอุปกรณ์ Stratix IV คุณอาจพบwire_pll1_clk[X] ไม่ได้แมปกับเคาน์เตอร์[X] ตัวอย่างเช่น คุณอาจพบwire_pll1_clk[3] ไม่ได้ใช้ C3 ในรายงานที่เหมาะสม ซึ่งเป็นพฤติกรรมที่คาดหวังเนื่องจากอุปกรณ์พอดีจะวางนาฬิกาเอาต์พุต PLL ตามทรัพยากรการกําหนดเส้นทางที่จําเป็นสําหรับเครือข่ายนาฬิกา
หากคุณต้องการให้ wire_pll1_clk[X] เปลี่ยนเป็นเฟสแบบไดนามิก คุณจะต้องเลือก phasecounterselect สําหรับตัวนับ C[X] ตามตาราง "Phase Counter Select Mapping" ในคู่มืออุปกรณ์ PhaseCounterselect จะสอดคล้องกับรหัส RTL การแมปทางกายภาพกับตําแหน่งตัวนับเอาต์พุตตามความไม่เกี่ยวข้อง