ID บทความ: 000084239 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 16/08/2012

ทําไมบางครั้งรายงานความพอดีของซอฟต์แวร์ Quartus II จึงแสดงคําสั่งซื้อแบบเอาต์พุต PLL ที่แตกต่างจากที่ฉันใช้ในการออกแบบของฉัน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อคุณสร้างอินสแตนซ์ PLL ใน Arria® II, Cyclone® III, Cyclone IV, Stratix® III และอุปกรณ์ Stratix IV คุณอาจพบwire_pll1_clk[X] ไม่ได้แมปกับเคาน์เตอร์[X] ตัวอย่างเช่น คุณอาจพบwire_pll1_clk[3] ไม่ได้ใช้ C3 ในรายงานที่เหมาะสม ซึ่งเป็นพฤติกรรมที่คาดหวังเนื่องจากอุปกรณ์พอดีจะวางนาฬิกาเอาต์พุต PLL ตามทรัพยากรการกําหนดเส้นทางที่จําเป็นสําหรับเครือข่ายนาฬิกา

 

หากคุณต้องการให้ wire_pll1_clk[X] เปลี่ยนเป็นเฟสแบบไดนามิก คุณจะต้องเลือก phasecounterselect สําหรับตัวนับ C[X] ตามตาราง "Phase Counter Select Mapping" ในคู่มืออุปกรณ์ PhaseCounterselect จะสอดคล้องกับรหัส RTL การแมปทางกายภาพกับตําแหน่งตัวนับเอาต์พุตตามความไม่เกี่ยวข้อง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

Stratix® III FPGA
Arria® II GX FPGA
Arria® II GZ FPGA
Cyclone® III FPGA
Cyclone® III LS FPGA
Cyclone® IV E FPGA
Cyclone® IV GX FPGA
Stratix® IV E FPGA
Stratix® IV GT FPGA
Stratix® IV GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้