ID บทความ: 000084212 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/01/2013

ข้อมูลจําเพาะเวลาความกว้างของพัลส์ขั้นต่ําของสัญญาณรีเซ็ตทั่วโลกใน UniPHY IP คืออะไร

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

การรีเซ็ตทั่วโลกใน UniPHY IP เชื่อมต่อกับพอร์ตชุด PLL ดังนั้นความกว้างของพัลส์ขั้นต่ําของพอร์ตชุด PLL จะเป็นข้อมูลจําเพาะความกว้างของพัลส์ขั้นต่ําของพอร์ตชุด PLL

คุณสามารถดูส่วนข้อมูลจําเพาะ PLL ของเอกสารข้อมูลอุปกรณ์

ตัวอย่างเช่น ความกว้างของชีพจรขั้นต่ําบนพอร์ตชุด PLL คือ 10ns สําหรับอุปกรณ์ Stratix® IV และอุปกรณ์ Stratix® V

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

Stratix® V GT FPGA
Stratix® V GX FPGA
Stratix® IV GX FPGA
Stratix® IV GT FPGA
Stratix® IV E FPGA
Stratix® V GS FPGA
Stratix® V E FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้