ID บทความ: 000084178 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/12/2013

ทําไม PLL กลางสองตัวไม่สามารถไดรฟ์คอนโทรลเลอร์หน่วยความจําที่แตกต่างกันสองตัวด้วย UniPHY ที่ด้านล่างของอุปกรณ์ Stratix V ได้

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ศูนย์กลาง PLL ที่ด้านล่างสามารถเข้าถึงเครือข่าย PHYCLK ได้เพียงเครือข่ายเดียวในอุปกรณ์ Stratix® V เท่านั้น

ความละเอียด หากคุณต้องการใช้ Center PLLs เพื่อขับเคลื่อนอินเทอร์เฟซหน่วยความจําภายนอกสองอินเทอร์เฟซ ให้ใช้โหมดการแชร์ PLL

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้