ทําไมแพ็คเก็ต RESPONSE จาก RapidIO I/O Write Master จึงตก

คำอธิบาย

แพคเก็ต RESPONSE ไปยังNWRITE_Rแพ็กเก็ตอาจตกโดย I/O Write Master ภายในฟังก์ชัน RapidIO® MegaCore® เมื่อมีแบนด์วิดท์ไม่เพียงพอบน Transport Layer เพื่อส่งแพ็กเก็ต RESPONSE ที่จําเป็น

รูปแบบอนุญาโตตุลาการแบบ round-robin ใช้ในการให้การเข้าถึงเลเยอร์การขนส่งระหว่างอินเทอร์เฟซ Avalon-ST Pass-through, Doorbell, I/O Slave, พอร์ต I/O Master และการบํารุงรักษา หากอินเทอร์เฟซอื่น (เช่น I/O Slave) กําลังส่งแพ็กเก็ต อัตราการถดถอยของ RESPONSE จาก I/O Master อาจต่ํากว่าอัตราการเข้าถึงNWRITE_R ซึ่งอาจนําไปสู่การตอบสนองที่ตกหล่น เมื่อการตอบสนองต่อNWRITE_Rตกหล่น PKT_RSP_TIMEOUTบิตของ Logical/Transport Layer Error Detect CSR ในอุปกรณ์ที่ส่งNWRITE_Rจะถูกยืนยัน

ความละเอียด

1) ตรวจสอบว่าจํานวนธุรกรรมNWRITE_Rคงค้างไม่เกิน 32 รายการ I/O Master สามารถจัดเก็บคําตอบได้สูงสุด 32 รายการในคิว

2) ตั้งค่าการหมดเวลาเป็นค่าที่เหมาะสม โดยใช้ Port Response Time-Out Control CSR เพื่อให้แน่ใจว่าตรวจพบการตอบสนองที่ลดลงอย่างรวดเร็ว หากไม่ได้ตั้งค่าการหมดเวลา ไว้ การตอบสนองที่ตกหล่นจะทําให้เกิด io_s_wr_waitrequest สัญญาณเพื่อให้มั่นใจได้สําหรับค่าเริ่มต้น 4.5 วินาที

3) หากไม่จําเป็นต้องสั่งซื้อระบบ ให้ใช้ NWRITE โดยหลีกเลี่ยงความจําเป็นในการตอบสนองจาก I/O Write Master

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 20 ผลิตภัณฑ์

Stratix® IV GX FPGA

Stratix® IV GT FPGA

Cyclone® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Cyclone® V GX FPGA

Cyclone® V GT FPGA

Cyclone® IV GX FPGA

Intel® Arria® 10 SX SoC FPGA

Intel® Arria® 10 GX FPGA

Intel® Arria® 10 GT FPGA

Arria® V SX SoC FPGA

Arria® V ST SoC FPGA

Arria® V GZ FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Arria® II GZ FPGA

Arria® II GX FPGA

Stratix® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมแพ็คเก็ต RESPONSE จาก RapidIO I/O Write Master จึงตก

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์