คุณอาจได้รับข้อผิดพลาดภายในนี้เมื่อใช้งานอินเทอร์เฟซหน่วยความจํา DDR2 SDRAM หรืออินเทอร์เฟซหน่วยความจํา DDR3 SDRAM โดยใช้ Hard Memory Controller ในตระกูลอุปกรณ์ Cyclone® V หรือ Arria® V ซอฟต์แวร์ Quartus® II คาดหวังให้สัญญาณนาฬิกา (mp_cmd_clk_0_clk, mp_rfifo_clk_0_clk และ mp_wfifo_clk_0_clk) ของ Hard Memory Controller จะถูกขับเคลื่อนด้วยบัฟเฟอร์สัญญาณนาฬิกาเสมอ โดยจะใส่บัฟเฟอร์นาฬิกาโดยอัตโนมัติเมื่อใดก็ตามที่มีการใช้พอร์ตเหล่านี้ผ่านลูปแบบล็อกเฟส (PLL) ข้อผิดพลาดภายในอาจเกิดขึ้นได้หากพอร์ตเหล่านี้เชื่อมต่อกับพอร์ตอินพุตภายนอกเท่านั้น
มีวิธีแก้ปัญหานี้อยู่สองวิธี การแก้ไขปัญหาแรกคือการใส่บัฟเฟอร์สัญญาณนาฬิกาเพื่อขับเคลื่อนอินพุตนาฬิกาของ Hard Memory Controller ด้วยตนเอง การแก้ไขปัญหาที่สองคือการเพิ่มการกําหนดสัญญาณส่วนกลางต่อไปนี้เพื่อให้ใส่บัฟเฟอร์นาฬิกาโดยอัตโนมัติสําหรับพอร์ตสัญญาณนาฬิกาอินพุต:
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_cmd_clk_0_clk name}
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_rfifo_clk_0_clk name}
set_instance_assignment -name GLOBAL_SIGNAL "REGIONAL CLOCK" -to {mp_wfifo_clk_0_clk name}