ID บทความ: 000084129 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 12/02/2013

คําเตือน: altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst_test_bench/av_ld_data_aligned_unfiltered คือ x

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    การจำลองแบบ
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อทําการจําลองคอนโทรลเลอร์หน่วยความจําที่ใช้ UniPHY คุณอาจประสบกับคําเตือนข้างต้น คําเตือนเกิดจากไฟล์ลงทะเบียนที่ไม่มีการเริ่มต้นสองไฟล์ที่มีการเข้าถึงโดยไม่ตั้งใจในระหว่างการเริ่มต้นตัวจัดลําดับ Nios ในคอนโทรลเลอร์หน่วยความจํา

ความละเอียด

หากต้องการแก้ไขคําเตือนนี้ ให้ใช้วิธีการแก้ไขปัญหาต่อไปนี้:

1) เปิดไฟล์ altera_mem_if_sequencer_cpu_no_ifdef_params_sim_cpu_inst.v

2) สําหรับสองอินสแตนซ์ของ altsyncram ให้เพิ่มบรรทัดต่อไปนี้:

the_altsyncram.intended_device_family = "STRATIXIV"

เปลี่ยน intended_device_family เป็นตระกูลอุปกรณ์ FPGA ที่ใช้ (STRATIXIII, STRATIXIV ฯลฯ) อินสแตนซ์ควรมีลักษณะดังนี้:

the_altsyncram altsyncram (

.address_a (คดเคี้ยว)

.address_b (rdaddress)

.clock0 (นาฬิกา),

.data_a (ข้อมูล),

.q_b (ram_q)

.wren_a (ประแจ) );

defparam

the_altsyncram.address_reg_b = "CLOCK0"

the_altsyncram.intended_device_family = "STRATIXIV"

the_altsyncram.maximum_depth = 0

the_altsyncram.numwords_a = 32,

the_altsyncram.numwords_b = 32,

the_altsyncram.operation_mode = "DUAL_PORT"

the_altsyncram.outdata_reg_b = "UNREGISTERED"

the_altsyncram.ram_block_type = "AUTO"

the_altsyncram.rdcontrol_reg_b = "CLOCK0"

the_altsyncram.read_during_write_mode_mixed_ports = "DONT_CARE"

the_altsyncramthe_altsyncram.width_b = 32,

the_altsyncram.widthad_a = 5

the_altsyncram.widthad_b = 5;

 

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 12.1.1

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 20 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V GT FPGA
Stratix® III FPGA
Stratix® IV GX FPGA
Arria® II GZ FPGA
Stratix® IV GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Stratix® IV E FPGA
Cyclone® V SE SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้