ปัญหาสำคัญ
คำอธิบาย
ตัวอย่างการออกแบบ Arria 10 สําหรับคอร์ HDMI IP ตามค่าเริ่มต้นจะใช้เศษส่วน ลูปถูกล็อกเฟส (fPLL) เป็น PLL ตัวส่งสัญญาณสําหรับ PHY ตัวรับส่งสัญญาณ fPLL รองรับการกําหนดค่าใหม่ แต่กระบวนการปรับเทียบเป้าหมายสําหรับ ATX PLL การกําหนดค่าการออกแบบของคุณใหม่โดยไม่ปรับเทียบใหม่อาจส่งผลกระทบต่อความแข็งแกร่งของ ฮาร์ดแวร์
ความละเอียด
หากต้องการแก้ไขปัญหานี้ แก้ไขไฟล์ xcvr_gpll_rcfg.c ใน ซอฟต์แวร์/tx_control_src/ไดเรกทอรีก่อนที่คุณจะดําเนินการ runall.tcl
แก้ไขบรรทัดต่อไปนี้ในไฟล์ xcvr_gpll_rcfg.c :
XCVR_RCFG_WRITE (0x100, 0x00000001); // ATX PLL recalibration
ถึง:
XCVR_RCFG_WRITE (0x100, 0x00000002); // FPLL recalibration
ปัญหานี้ได้รับการแก้ไขในเวอร์ชั่น 15.1 Update 1 ของคอร์ HDMI IP