ID บทความ: 000084071 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/09/2012

ทําไม Altera Serial RapidIO IP จึงแทรกอักขระมากกว่า 31 /A/อักขระในระหว่างลําดับ IDLE1

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ปัญหาถูกระบุว่า Altera® Serial RapidIO® IP สามารถแทรกโหมดได้มากกว่าอักขระสูงสุด 31 /A/A ที่ระบุในระหว่างลําดับ IDLE1 ในขณะที่ไม่มีความสามารถในการทํางานร่วมกันของปัญหาทางกายภาพเป็นผลมาจากพฤติกรรมนี้ปัญหานี้ไม่ได้อยู่ในเชิงเทคนิคที่สอดคล้องกับข้อกําหนด

ความละเอียด

ปัญหานี้จะได้รับการแก้ไขในการเปิดตัว Altera Serial RapidIO IP Core ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 29 ผลิตภัณฑ์

Cyclone® IV GX FPGA
Arria® GX FPGA
Cyclone® V ST SoC FPGA
Arria® II GX FPGA
Stratix® II FPGA
Cyclone® V SX SoC FPGA
Stratix® IV E FPGA
Stratix® IV GX FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® II GZ FPGA
Arria® V GT FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA
Cyclone® II FPGA
Cyclone® III FPGA
Cyclone® III LS FPGA
Cyclone® IV E FPGA
Cyclone® V GT FPGA
Cyclone® V E FPGA
Cyclone® V GX FPGA
Stratix® IV GT FPGA
Cyclone® V SE SoC FPGA
Stratix® II GX FPGA
Stratix® III FPGA

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้