ID บทความ: 000084027 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 06/08/2018

คําเตือน (10240): Verilog HDL คําเตือนการสร้างเสมอที่ altpciexpav_stif_txresp_cntrl.v

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • Intel® Quartus® Prime Standard Edition
  • Intel® Arria® 10 Cyclone® 10 Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาใน Intel® Arria® 10 Hard IP สําหรับ PCI Express* คุณจะเห็นคําเตือนต่อไปนี้ระหว่างการวิเคราะห์และรายละเอียดเมื่อใช้ซอฟต์แวร์ Intel® Quartus® II หรือ Intel® Quartus® Prime Standard

    คําเตือน (10240): Verilog HDL เสมอสร้างคําเตือนที่ altpciexpav128_txresp_cntrl.v(344): การป้อน latch(es) สําหรับตัวแปร "payload_limit_cntr" ซึ่งจะเก็บค่าก่อนหน้าไว้ในหนึ่งเส้นทางหรือมากกว่าผ่านการสร้างเสมอ
    ข้อมูล (10041): Inferred latch สําหรับ "payload_limit_cntr[0]" ที่ altpciexpav128_txresp_cntrl.v(344)
    ข้อมูล (10041): สลักที่ป้อนมาสําหรับ "payload_limit_cntr[1]" ที่ altpciexpav128_txresp_cntrl.v(344)
    ข้อมูล (10041): สลักที่ป้อนมาสําหรับ "payload_limit_cntr[2]" ที่ altpciexpav128_txresp_cntrl.v(344)
    ข้อมูล (10041): สลักที่ป้อนมาสําหรับ "payload_limit_cntr[3]" ที่ altpciexpav128_txresp_cntrl.v(344)

    ความละเอียด

    คําเตือนเหล่านี้สามารถละเลยได้อย่างปลอดภัย และได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro ตั้งแต่เวอร์ชั่น 16.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Intel® Cyclone® 10 GX FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้