ID บทความ: 000083938 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 02/03/2016

ทําไม fPLL Intel® Arria® 10 ของฉันจึงส่งสัญญาณนาฬิกาที่ไม่ถูกต้องหรือสัญญาณนาฬิกาที่ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในเวอร์ชัน Quartus® II 15.0 fPLL Intel® Arria® 10 อาจส่งความถี่สัญญาณนาฬิกาที่ไม่ถูกต้องหรือนาฬิกาที่จัดแนวไม่ถูกต้องในกรณีเหล่านี้:

    กรณีที่ 1: ความถี่สัญญาณนาฬิกาเอาต์พุตอาจไม่ถูกต้องหลังจากการกําหนดค่าใหม่แบบไดนามิกระหว่างโหมดจํานวนเต็มและแบบเศษส่วน

    กรณีที่ 2: หาก fPLL ในโหมดคอร์มีเอาต์พุตหลายเอาต์พุต นาฬิกาเอาต์พุตอาจไม่สามารถอยู่ในเฟสได้

     

     

    ความละเอียด

    ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชัน 15.1.2 และใหม่กว่า

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้