ปัญหาสำคัญ
เมื่อคุณคอมไพล์คอร์ RapidIO IP สําหรับArria II GZ หรืออุปกรณ์ iV Stratix ไฟล์ข้อจํากัดการออกแบบ Synopsys (.sdc) ที่สร้างขึ้นด้วย IP สาเหตุหลักที่ทําให้เกิดการละเมิดเวลา ปัญหานี้มีผลต่อคอร์ RapidIO IP ทั้งหมดในโหมด 1x ทํางานที่ 5 Gbaud และกําหนดเป้าหมายArria II GZ หรืออุปกรณ์ Stratix IV
ในการแก้ไขปัญหานี้ ให้แก้ไขข้อจํากัดในไฟล์ SDC ด้วยตนเอง
หากคอร์ IP ของคุณเป็นรูปแบบ 1 เท่าที่ 5 Gbaud ที่เป้าหมายArria II GZ หรือ Stratixตระกูลอุปกรณ์ IV:
- เพิ่ม หลายรอบ
ข้อจํากัดของพาธ
set_multicycle_path -end -setup -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 2 - เพิ่ม หลายรอบ
ข้อจํากัดของพาธ
set_multicycle_path -end -hold -from [get_cells -compatibility_mode *riophy_dcore|riophy1|init_sm|link_drvr_oe] -to [get_cells -compatibility_mode *riophy_xcvr|riophy_gxb*|transmit_pcs0] 1
การเปลี่ยนแปลงเหล่านี้จําเป็น แต่อาจไม่เพียงพอที่จะปิดเวลาของคุณ RapidIO IP Core คุณอาจต้องใช้กลยุทธ์เพิ่มเติม ตัวอย่างเช่น คุณ อาจจําเป็นต้องดําเนินการกวาดข้อมูลเริ่มต้น โปรโมทนาฬิกาแบบแบ่งเป็นสองหน้าจอด้วยตนเอง และนาฬิกาเหล่านั้น แหล่งข้อมูลที่เกี่ยวข้องเป็นนาฬิกาทั่วโลก ให้ปิดใช้งานนาฬิกาแบบหารสองนาฬิกาเป็นทั่วโลก นาฬิกาเพื่อหน่วงเวลาในการกําหนดเส้นทางที่สั้นลง หรือใช้กลยุทธ์เหล่านี้ร่วมกัน
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 15.1 ของคอร์ RapidIO IP