ID บทความ: 000083800 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ข้อผิดพลาดร้ายแรง: โมดูล: quartus_fit.exe ข้อยกเว้น: การติดตามสแต็กการละเมิดการเข้าถึง: 08fa50e7: FSAC_OCT_MGR::p lace_atom() 0x7181 (FITTER_FSAC) 08fb7c98: FSAC_OCT_MGR::p lace_atom() 0x19d32 (FITTER_FSAC)

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจได้รับข้อผิดพลาดพอดีต่อไปนี้ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 5.1 SP1 เมื่อกําหนดเป้าหมายอุปกรณ์ Stratix® II GX และการออกแบบของคุณมีอินสแตนซ์ ALT2GXB หลายอินสแตนซ์:

ข้อผิดพลาดร้ายแรง: โมดูล: quartus_fit.exe ข้อยกเว้น: การละเมิดการเข้าถึง
การติดตามสแต็ก:
08fa50e7: FSAC_OCT_MGR::p lace_atom() 0x7181 (FITTER_FSAC)
08fb7c98: FSAC_OCT_MGR::p lace_atom() 0x19d32 (FITTER_FSAC)
08fb7af4: FSAC_OCT_MGR::p lace_atom() 0x19b8e (FITTER_FSAC)
08f9d86b: FSAC_CLOCK_MANAGER::check() 0x17 (FITTER_FSAC)
........
ยุติการติดตาม

ปัญหานี้เกิดขึ้นเมื่อพอร์ตนาฬิกาการปรับเทียบ (cal_blk_clk) ของอินสแตนซ์ ALT2GXB สองอินสแตนซ์ขึ้นไปขับเคลื่อนด้วยนาฬิกาสังเคราะห์จาก PLL

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่น 6.0  คุณยังสามารถติดต่อแอปพลิเคชัน Altera สําหรับโปรแกรมแก้ไข 1.08 สําหรับซอฟต์แวร์ Quartus II เวอร์ชัน 5.1 SP1

การแก้ไขปัญหาในเวอร์ชั่น 5.1 และก่อนหน้า ให้ทําดังนี้: แทนที่จะป้อนพอร์ตcal_blk_clkของอินสแตนซ์ ALT2GXB จาก PLL ให้ใช้สัญญาณ REFCLK ของตัวรับส่งสัญญาณสําหรับสัญญาณนาฬิกาปรับเทียบ ตราบเท่าที่มันอยู่ระหว่าง 10 และ 125 MHz หากความถี่ REFCLK ของคุณไม่อยู่ระหว่าง 10 MHz และ 125 MHz ให้ใช้พิน I/O เพื่อป้อนcal_blk_clkของอินสแตนซ์ ALT2GXB และตั้งค่าความถี่สัญญาณนาฬิการะหว่าง 10 MHz และ 125 MHz

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® II GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้