ได้ คุณสามารถสร้างอินสแตนซ์การออกแบบตัวอย่าง Master/Slave DDR3 UniPHY ในไฟล์ห่อหุ้มระดับสูงสุดของคุณได้ แต่คุณต้องเปลี่ยนmaster_instnameในไฟล์ __p0_timing.tcl เพื่อแสดงลําดับชั้นใหม่ของต้นแบบ หากยังไม่เสร็จสิ้น จะนําไปสู่คําเตือนข้อจํากัดหลายประการที่ละเว้นในระหว่างการคอมไพล์และอินเทอร์เฟซ DDR3 อาจไม่ตรงตามเวลา
ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 11.1 และใหม่กว่า เมื่อคุณสร้างการออกแบบตัวอย่างสําหรับคอนโทรลเลอร์ DDR3 หลัก การออกแบบตัวอย่างจะประกอบด้วยอินสแตนซ์ DDR3 สองอินสแตนซ์ อินสแตนซ์ IF0 เป็นคอนโทรลเลอร์หลักและอินสแตนซ์ IF1 เป็น Slave Controller ไฟล์ p0_timing.tcl ของคอนโทรลเลอร์ Slave จะมีตัวแปรmaster_instnameตั้งค่าเป็นชื่ออินสแตนซ์ของมาสเตอร์ดังนี้:
ชุด ::master_instname "if0"
หากคุณใช้การออกแบบตัวอย่าง Master/Slave ในไฟล์ห่อหุ้มระดับสูงสุด คุณต้องแก้ไขชื่อคะแนน<>__p0_timing.tcl เพื่อแสดงระดับลําดับชั้นใหม่ ตัวอย่างเช่น หากคอร์ DDR3 ชื่อ "ddr3_test" และการออกแบบตัวอย่างถูกวางไว้ในห่อหุ้มระดับบนสุดที่มีชื่ออินสแตนซ์ "ddr3_test_inst" ตัวแปร master_instname ในไฟล์ ddr3_test_if1_p0_timing.tcl ต้องถูกแก้ไขดังนี้:
ชุด ::master_instname "ddr3_test_inst|if0"
หลังจากทําการเปลี่ยนแปลงแล้ว ให้คอมไพล์การออกแบบใหม่ คุณไม่ควรเห็นข้อจํากัดที่ละเว้นสําหรับคอร์ DDR3 อีกต่อไป และรายงาน DDR ใน TimeQuest ควรตรงตามกําหนดเวลาทั้งหมด