ID บทความ: 000083703 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2013

ฉันควรใช้สัญญาณนาฬิกาใดในการจับสัญญาณอินเทอร์เฟซ PIPE บนบัส test_out เมื่อใช้ SignalTap II Logic Analyzer

สิ่งแวดล้อม

  • PCI Express*
  • นาฬิกา
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใช้ pld8gtxclkout เพื่อจับสัญญาณ PIPE บนอินเทอร์เฟซ test_out โดยใช้ SignalTap™ II Logic Analyzer  สัญญาณนาฬิกานี้อยู่ในลําดับชั้นต่อไปนี้:

    สําหรับตระกูลอุปกรณ์ Arria® V: *xcvr_native|inst_av_pcs|inst_av_pcs_ch*
    สําหรับตระกูลอุปกรณ์ Stratix® V: *xcvr_native|inst_sv_pcs|int_sv_pcs_ch*

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 11 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้