ID บทความ: 000083671 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/12/2014

ทําไมจุดสิ้นสุด PCI Express จึงติดอยู่ใน DETECT QUIET เมื่อใช้ตัวอย่างการออกแบบ Avalon-MM Qsys

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย Avalon®-MM Stratix® V Hard IP สําหรับการออกแบบตัวอย่าง PCI® Express ซึ่งมีให้บริการจาก /ip/altera/altera_pcie/altera_pcie_sv_hip_avmm/example_designs/ ไดเรกทอรี จะไม่เชื่อมต่อการฝึกอบรมในฮาร์ดแวร์หรือเมื่อใช้โหมดอนุกรมในการจําลอง  ทั้งนี้เนื่องจากปลายทางจะถูกรีเซ็ต
    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้เปิดการออกแบบใน Qsys และถอดการเชื่อมต่อจากเอาต์พุต nreset_status จากโมดูล DUT ไปยังอินพุตmgmt_rst_resetในโมดูล alt_xcvr_reconfig_0

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นในเวอร์ชั่น 13.1 ของซอฟต์แวร์ Quartus® II

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้