คำอธิบาย
หากคุณสังเกตเห็นว่า PLL สูญเสียการล็อกระหว่างหรือหลังจากการกําหนดค่า PLL ใหม่ สาเหตุหนึ่งอาจเป็นเพราะมีการเปลี่ยนแปลงการตั้งค่า M,N counter ในระหว่างกระบวนการกําหนดค่าใหม่ หากคุณเปลี่ยนการตั้งค่า M,N counter หรือหน่วงเวลาองค์ประกอบในโหมดผู้ใช้ PLL จะสูญเสียการล็อก นี่คือตัวอย่าง:
ถือว่าความถี่สัญญาณนาฬิกาขาเข้าของคุณ = 350 MHz และความถี่สัญญาณนาฬิกาขาออกของคุณ = 350MHz
ดังนั้นซอฟต์แวร์ Quartus II จึงสามารถเลือก M=1, N=1 และ K=1 เพื่อรับการผสมผสานความถี่ข้างต้น
พูดได้ว่าคุณต้องการเปลี่ยนความถี่สัญญาณนาฬิกาขาออกเป็น 700MHz และด้วยเหตุนี้จึงเปลี่ยนตัวนับ PLL เป็น M=2,N=1 และ K=1 เพื่อรับความถี่สัญญาณนาฬิกาขาออกที่ 700MHz เนื่องจากคุณได้เปลี่ยนค่า M Counter เพื่อให้ได้ความถี่เอาต์พุตที่ต้องการ และเนื่องจากตัวนับ M เป็นส่วนหนึ่งของลูปความคิดเห็น PLL จะสูญเสียการล็อก
นอกจากนี้ นักออกแบบยังสามารถดูรายงานการคอมไพล์ Quartus II - ส่วนสรุป PLL เพื่อดูว่าค่าใดที่ซอฟต์แวร์ Quartus II เลือกสําหรับ M,N เพื่อไม่ให้มีการเปลี่ยนแปลงการตั้งค่าเหล่านี้โดยไม่ได้ตั้งใจระหว่างการกําหนดค่า PLL ใหม่