ปัญหาสำคัญ
คำอธิบาย
เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 14.0 และใหม่กว่า Qsys จะสร้างข้อผิดพลาดนี้เมื่อคุณเชื่อมต่อpll_lockedกับคอนโทรลเลอร์รีเซ็ตตัวรับส่งสัญญาณ ข้อผิดพลาดนี้มีผลต่อการออกแบบที่มีคอร์ IP JESD204B ความกว้างของpll_lockedจากแกน IP จะขึ้นอยู่กับช่องสัญญาณที่ไม่ได้ต่อ PLL
ความละเอียด
หากต้องการแก้ไขปัญหานี้ ให้สร้างส่วนประกอบอะแดปเตอร์ที่มีพารามิเตอร์ต่อไปนี้เพื่อเปิดใช้งานการเชื่อมต่อใน Qsys:
* อินพุตอะแดปเตอร์ pll_locked_from_jesd[1:0]
* เอาต์พุต pll_locked_from_jesd[1:0] อะแดปเตอร์ที่มีความกว้างเอาต์พุต pll_locked_to_xcvr_rst_ctrl