ID บทความ: 000083449 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/08/2014

สามารถใช้ Global Clock (GCLK) เป็นแหล่งสัญญาณนาฬิกาอินพุตสําหรับอินเทอร์เฟซALTLVDS_RXที่ไม่ใช่ DPA ในอุปกรณ์ Stratix V, Arria V หรือ Cyclone V ได้หรือไม่

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ไม่ ไม่สามารถใช้ Global Clock (GCLK) เป็นแหล่งสัญญาณนาฬิกาอินพุตสําหรับอินเทอร์เฟซALTLVDS_RXที่ไม่ใช่ DPA ใน Stratix® V, Arria® V หรือ Cyclone® อุปกรณ์ V อย่างไรก็ตาม เนื่องจากปัญหาที่ทราบใน Quartus® ซอฟต์แวร์ II เวอร์ชั่น 13.0 จะไม่มีข้อผิดพลาดหรือข้อความเตือนเกิดขึ้นหากใช้งาน

 

 

ความละเอียด ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชัน 13.0 SP1 ข้อความแสดงข้อผิดพลาดที่ถูกต้องจะเกิดขึ้นหากมีการใช้ Global Clock (GCLK) เป็นแหล่งสัญญาณนาฬิกาอินพุตสําหรับอินเทอร์เฟซALTLVDS_RXที่ไม่ใช่ DPA

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 16 ผลิตภัณฑ์

Cyclone® V SX SoC FPGA
Cyclone® V GT FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Cyclone® V GX FPGA
Stratix® V GS FPGA
Arria® V GZ FPGA
Arria® V SX SoC FPGA
Cyclone® V ST SoC FPGA
Arria® V ST SoC FPGA
Arria® V GX FPGA
Arria® V FPGA และ SoC FPGA
Arria® V GT FPGA
Cyclone® V E FPGA
Stratix® V E FPGA
Cyclone® V SE SoC FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้