ID บทความ: 000083445 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 13/08/2012

มีปัญหาที่ทราบกันใน Triple Speed Ethernet (TSE) LVDS Receive (Rx) และ Transmit (Tx) วัตถุประสงค์ทั่วไป PLL ที่ผสานรวมไว้ในซอฟต์แวร์ Quartus II เวอร์ชั่น 10.1 หรือไม่

สิ่งแวดล้อม

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใช่ IP อีเธอร์เน็ตความเร็วสามตัวได้เพิ่มลําดับการรีเซ็ต LVDS Rx PLL ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 10.1 ตอนนี้ LVDS Rx PLL pll_aresetควบคุมผ่านtse_lvds_reset_sequencerในขณะที่ Tx PLL ไม่ได้ใช้งานpll_aresetผูกไว้

    เนื่องจากตอนนี้แหล่งอินพุตของ PLL ทั้งสองแตกต่างกัน Quartus II จึงไม่สามารถผสานรวม PLL ทั้งสองได้อีกต่อไป

    ปัญหานี้จะระบุไว้ใน IP เวอร์ชั่นในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 7 ผลิตภัณฑ์

    Cyclone® IV GX FPGA
    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA
    Stratix® III FPGA
    Arria® II GZ FPGA
    Arria® II GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้