ID บทความ: 000083429 ประเภทข้อมูล: ข้อมูลผลิตภัณฑ์และเอกสารประกอบ การตรวจสอบครั้งล่าสุด: 26/01/2016

คุณจะใช้วงจรเฟสชิฟต์ DQS อย่างไรเมื่อความถี่อินเทอร์เฟซหน่วยความจําต่ํากว่าความถี่นาฬิกาอ้างอิงต่ําสุดของ DLL

สิ่งแวดล้อม

    ซอฟต์แวร์ Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

วงจรเฟสชิฟต์ของ DQS ใช้ DLL เพื่อควบคุมการหน่วงเวลานาฬิกาซึ่งต้องใช้โดยพิน DQS/CQn/CQn/QK# แบบไดนามิก

ในทางกลับกัน DLL ใช้การอ้างอิงความถี่เพื่อสร้างสัญญาณควบคุมแบบไดนามิกสําหรับห่วงโซ่การหน่วงเวลาในแต่ละรูปแบบ DQS/CQn/CQn/QK# ซึ่งทําให้สามารถชดเชยกระบวนการ แรงดันไฟฟ้า และอุณหภูมิ (PVT)

วงจรเฟสชิฟต์ DQS ยังคงสามารถใช้ได้เพื่อให้แน่ใจว่าเฟสชิฟต์มีประสิทธิภาพสําหรับอินเทอร์เฟซหน่วยความจําที่ทํางานต่ํากว่าความถี่อินพุต DLL 200MHz ขั้นต่ํา

ความละเอียด

ให้ปฏิบัติตามคําแนะนําต่อไปนี้

1) สําหรับความถี่อินเทอร์เฟซระหว่าง 100MHz - 199MHz ความถี่ของนาฬิกาที่ฟีด DLL ควรเพิ่มขึ้นสองเท่าเพื่อให้ได้การเปลี่ยนเฟสที่มีประสิทธิภาพ 45°

2) สําหรับความถี่อินเทอร์เฟซระหว่าง 50MHz - 99MHz ความถี่ของนาฬิกาที่ฟีด DLL ควรคูณด้วยสี่เพื่อให้บรรลุการเปลี่ยนเฟสที่มีประสิทธิภาพ 22.5°

วิธีแก้ไขปัญหาชั่วคราวอื่นคือการใช้ความถี่ที่ใกล้เคียงที่สุดเหนือความถี่อินพุต DLL ขั้นต่ําเพื่อขับเคลื่อน DLL

คุณควรเห็นผลลัพธ์ต่อไปนี้:

1) สําหรับความถี่อินเทอร์เฟซระหว่าง 100MHz - 199MHz คุณจะได้รับเฟสชิฟต์ที่ใกล้เคียงกับ 90° หรือสูงกว่า 45°

2) สําหรับความถี่อินเทอร์เฟซระหว่าง 50MHz - 99MHz คุณจะได้รับเฟสชิฟต์ที่อยู่ใกล้ถึง 45° หรือสูงกว่า 22.5°

เพื่อวัตถุประสงค์ในการวิเคราะห์เวลา คุณต้องตั้งค่าพารามิเตอร์ DQS_PHASE_SHIFT ใน ALTDQ_DQS2 IP เป็นค่าเฟสชิฟต์ที่มีประสิทธิภาพจริง

ตัวอย่างเช่น หากพารามิเตอร์ของ ALTDQ_DQS2 IP DQS_PHASE_SETTING = 2 (การตั้งค่าเริ่มต้น 90°) ความถี่หน่วยความจําอินเทอร์เฟซคือ 178MHz และ DLL ทํางานที่ 205MHz จากนั้น 90 องศา 205MHz (1.22ns) แปลเป็น 78.14degree ของ 178MHz

จากนั้นตั้งค่า DQS_PHASE_SHIFT = 7814 และตรวจสอบหมายเลขใน TimeQuest

เพิ่มการกําหนดต่อไปนี้ในไฟล์ .qsf:

set_global_assignment -name USE_DLL_FREQUENCY_FOR_DQS_DELAY_CHAIN ON

สามารถใช้ได้เมื่อกําหนดเป้าหมาย Arria® V หรือ Cyclone® V ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.0SP1 DP5 หรือใหม่กว่า และเมื่อกําหนดเป้าหมาย Stratix V หรือ Arria V GZ ใน Quartus II เวอร์ชัน 13.1 หรือใหม่กว่า

การวิเคราะห์การกําหนดเวลาจะไม่ถูกต้องหากไม่มีการกําหนดทั่วโลกนี้ในไฟล์ .qsf

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 6 ผลิตภัณฑ์

Arria® V FPGA และ SoC FPGA
Arria® V GT FPGA
Arria® V GX FPGA
Arria® V GZ FPGA
Arria® V ST SoC FPGA
Arria® V SX SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้