ประกาศข้อผิดพลาด-[MPD] Module ก่อนหน้านี้

คุณอาจเห็นข้อผิดพลาดนี้ใน Synopsys VCS หรือ VCS MX เมื่อทําการจําลองหากการออกแบบของคุณมีรูปแบบ IP ตั้งแต่สองรูปแบบขึ้นไปที่สร้างขึ้นโดย MegaWizard™ Plug-In Manager ในซอฟต์แวร์ Quartus® II ข้อผิดพลาดนี้อาจเกิดขึ้นเมื่อการออกแบบของคุณมีหลายรูปแบบของคอร์ IP เดียวกัน หรือมีคอร์ IP ที่แตกต่างกัน แต่คอร์มีไฟล์จําลองที่ซ้ํากัน สําหรับแต่ละคอร์ IP จะมีการเพิ่มชุดไฟล์จําลองที่สมบูรณ์ลงใน ไดเรกทอรี _sim รวมถึงไฟล์บางไฟล์ที่อาจถูกแชร์กับคอร์ IP อื่นๆ ตัวอย่างเช่น แพ็คเกจ SystemVerilog บางตัวอาจพบได้ทั่วไปในคอร์ IP mulitple

ข้อผิดพลาดเกิดขึ้นเมื่อรายการรวมของชื่อไฟล์การจําลองทั้งหมดสําหรับรูปแบบ IP ทั้งหมด (รวมถึงชื่อไฟล์ที่ซ้ํากัน) จะถูกเพิ่มลงในบรรทัดคําสั่ง VCS ชุดไฟล์ไม่รวมถึงสําเนาของไฟล์ไลบรารีการจําลองที่ติดตั้งไว้ใน ไดเรกทอรีการติดตั้ง /eda/sim_lib โครงสร้างไดเรกทอรี

หากต้องการแก้ไขปัญหานี้ ให้ทําตามขั้นตอนใดขั้นตอนหนึ่งต่อไปนี้:

• คุณสามารถกําจัดชื่อไฟล์ที่ซ้ํากันออกได้ด้วยตนเองจากบรรทัดคําสั่ง VCS โดยระบุเพียงไฟล์เดียวจากทุกชุดไฟล์ที่ซ้ํากัน คุณสามารถระบุไฟล์ที่ซ้ํากันได้โดยมองหาไฟล์ที่มีชื่อเดียวกัน แต่อยู่ในไดเรกทอรีที่แตกต่างกัน (ตัวอย่างเช่น _sim/foo.sv และ _sim/foo.sv) คุณควรเปรียบเทียบเนื้อหาของชื่อไฟล์ที่ซ้ํากันเพื่อให้แน่ใจว่าไฟล์นั้นซ้ํากัน

• หรืออาจคอมไพล์แต่ละไฟล์การจําลอง IP แต่ละไฟล์ที่ตั้งค่าไว้ในไลบรารีของตัวเองโดยใช้ vlogan คําสั่งตามเอกสารในคู่มือผู้ใช้ VCS MX ซึ่งรวมอยู่ในการติดตั้ง VCS MX แต่ไม่รวมอยู่ในการติดตั้ง VCS (VCSi) คุณยังสามารถรับคู่มือผู้ใช้ VCS MX จากเว็บไซต์ Synopsys หากต้องการคอมไพล์ไลบรารีแยกกัน ให้ทําตามขั้นตอนเหล่านี้:
  1. ระบุรูปแบบ IP ทั้งหมดและสร้างไดเรกทอรีสําหรับแต่ละรุ่น แต่ละไดเรกทอรีจะมีไฟล์ไลบรารี VCS ระดับกลางสําหรับรูปแบบ IP ตัวอย่างเช่น ถ้าคุณมีสองรูปแบบ ip_var1 IP และ ip_var2ให้สร้างสองไดเรกทอรี: ./ip_var1_lib และ./ip_var2_lib
  2. หากยังไม่มีไฟล์ดังกล่าวให้สร้างไฟล์ที่เรียกว่า synopsys_sim.setup. ไฟล์นี้มีการแมปจากชื่อไลบรารีลอจิคัลไปยังตําแหน่งไดเรกตอรีทางกายภาพ เพิ่มการแมปจากชื่อไลบรารีลอจิคัลไปยังชื่อไดเรกทอรีทางกายภาพสําหรับแต่ละรูปแบบ IP ตัวอย่างเช่น สําหรับรูปแบบ IP ทั้งสอง ip_var1 และ ip_var2ให้เพิ่มสองบรรทัดต่อไปนี้เข้าใน synopsys_sim.setup แฟ้ม:

     ip_var1: ./ip_var1_lib
ip_var2: ./ip_var2_lib

  3. หากในขั้นตอนที่ 2 คุณเพิ่มไลบรารีจากไดเรกทอรีไลบรารีการจําลอง Quartus II (ไดเรกทอรีการติดตั้ง /eda/sim_lib) สร้างไดเรกทอรีย่อยของไลบรารีสําหรับไลบรารีแบบจําลองการจําลองAlteraและเพิ่มการแมปไปยังชื่อไลบรารีแบบลอจิคัลในไฟล์ synopsys_sim.setup ไลบรารีเหล่านี้อธิบายไว้ในส่วนการจําลองในเล่มที่ 3 ของ Quartus II Handbook
  4. สร้างไลบรารีงานโดยการสร้าง ./work ไดเรกทอรีและแมปไปยังตรรกะ work ไลบรารีและการเพิ่มบรรทัดต่อไปนี้ไปยัง synopsys_sim.setup แฟ้ม:

     work: ./work

  5. สร้างเชลล์สคริปต์ที่มีคําสั่งต่อไปนี้:
     1. สําหรับแต่ละรูปแบบ IP ให้คอมไพล์ไฟล์ SystemVerilog ทั้งหมดโดยเพิ่มคําสั่งต่อไปนี้:

        vlogan -sverilog -work ip_var1

     2. สําหรับแต่ละรูปแบบ IP ให้คอมไพล์ไฟล์ Verilog HDL มาตรฐานทั้งหมดโดยเพิ่มคําสั่งต่อไปนี้:

        vlogan v2k -work ip_var1

     3. คอมไพล์ไลบรารีการจําลอง Quartus II เป็นไลบรารีแยกต่างหากโดยการคอมไพล์ด้วยตนเองด้วย vlogan คําสั่ง (คล้ายกับการคอมไพล์ไฟล์การจําลองสําหรับแต่ละรูปแบบ IP) หรือคอมไพล์ไลบรารีการจําลอง Quartus II โดยใช้ EDA Simulation Library Compiler โดยการดําเนินการคําสั่งต่อไปนี้:

        quartus_sh --simlib_comp -tool vcsmx -language verilog -family

        สําหรับข้อมูลเพิ่มเติมเกี่ยวกับการคอมไพล์ไลบรารีการจําลองด้วย EDA Simulation Library Compiler โปรดดู การคอมไพล์ไลบรารีการจําลองในซอฟต์แวร์ Quartus II ใน ความช่วยเหลือ Quartus II และ การจําลองการออกแบบAltera บทที่ 3 ของ คู่มือ Quartus II.
  6. คอมไพล์ไฟล์ testbench ของคุณและไฟล์อื่นๆ ลงในไลบรารีงานด้วย vlogan คำ สั่ง ตัวอย่างเช่น

     vlogan -work work

  7. อธิบายอย่างละเอียดเกี่ยวกับโมดูลระดับบนสุดและสร้างไฟล์ปฏิบัติการจําลองด้วยคําสั่ง VCS ต่อไปนี้:

     vcs

     VCS จะค้นหาไลบรารีทั้งหมดที่ระบุไว้ใน synopsys_sim.setup ไฟล์สําหรับโมดูลที่ยังไม่ได้แก้ปัญหา ถ้าคุณต้องการควบคุมลําดับการค้นหาไลบรารีได้มากขึ้น ให้ระบุไลบรารีด้วย -lib ตัวเลือกที่ระบุไว้ในคู่มือผู้ใช้ VCS MX