ปัญหาสำคัญ
คำอธิบาย
หากคุณสร้างอินสแตนซ์แกน IP RapidIO ใน Qsys และระบุ ภาษาเอาต์พุต VHDL, RapidIO IP Core ของคุณไม่สามารถเชื่อมต่อได้อย่างถูกต้อง ในระบบ Qsys
เหตุผลคือคําประกาศของคําหรือคําคู่
ที่อยู่ drbell_s_address, mnt_s_address, sys_mnt_s_address
io_s_rd_address และ io_s_wr_address ใน VHDL, เหล่านี้
พอร์ตกําหนดให้มีช่วงบิตซึ่งมีบิตเล็กน้อย
คือ 2 หรือ 3 แทนที่จะเป็น 0 Qsys ไม่สามารถเชื่อมต่อพอร์ตเหล่านี้ได้อย่างถูกต้อง
รูปแบบคอร์ IP RapidIO ทั้งหมดมีอินเทอร์เฟซการบํารุงรักษาระบบ
ด้วย sys_mnt_s_address สัญญาณ สัญญาณอื่นๆ
มีให้บริการขึ้นอยู่กับโมดูลที่คอร์ IP ของคุณรวมอยู่
ความละเอียด
ปัญหานี้ไม่มีวิธีแก้ไขปัญหา คุณต้องหลีกเลี่ยงการสร้าง ระบบ RapidIO พร้อมภาษาเอาต์พุต VHDL ใน Qsys
ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 14.1 ของคอร์ RapidIO IP