เนื่องจากการเปลี่ยนแปลงพฤติกรรมของซอฟต์แวร์ Quartus® II การออกแบบที่สามารถผสานรวม ALTLVDS PLL ในเวอร์ชัน 9.1 SP2 และรุ่นก่อนหน้านี้ไม่สามารถผสานรวม PLLVDS ในเวอร์ชัน 10.0 และใหม่กว่าได้อีกต่อไป การเปลี่ยนแปลงขึ้นอยู่กับrx_inclockบนตัวรับสัญญาณ ALTLVDS และtx_inclockบนตัวส่งสัญญาณ ALTLVDS
หากrx_inclockและtx_inclockขับเคลื่อนด้วยทรัพยากรนาฬิกาเดียวกันในการออกแบบของคุณ คุณสามารถผสาน ALTLVDS PLL ได้สําเร็จ หากคุณปฏิบัติตามข้อกําหนดอื่นๆ ทั้งหมดสําหรับการผสาน PLL (ดูด้านล่าง)
ในซอฟต์แวร์ Quartus II เวอร์ชั่น 9.1 SP2 และก่อนหน้า คุณสามารถผสาน ALTLVDS PLL ได้หากเชื่อมต่อrx_outclockบนตัวรับสัญญาณเข้ากับtx_inclockบนตัวส่งสัญญาณและใช้ความถี่เดียวกับrx_inclockบนตัวรับสัญญาณ Alteraพิจารณาแล้วว่าการปรับตั้งค่านี้เป็นเงื่อนไขที่ถูกต้องสําหรับการผสาน ALTLVDS PLLs เริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 10.0 หากต้องการให้มีการผสานรวม ALTLVDS PLLs ให้เปลี่ยนการออกแบบของคุณเพื่อให้rx_inclockและtx_inclockขับเคลื่อนด้วยทรัพยากรนาฬิกาเดียวกัน
หากคุณมีการออกแบบที่มีอยู่ซึ่งรวบรวมไว้ในซอฟต์แวร์ Quartus II เวอร์ชั่น 9.1 SP2 หรือก่อนหน้า ไม่จําเป็นต้องทําการคอมไพล์ใหม่เพื่อตอบสนองกฎการผสาน ALTLVDS PLL ใหม่
ข้อกําหนดการผสาน ALTLVDS PLL:
- แหล่งนาฬิกาที่เหมือนกัน
- แหล่งข้อมูลpll_aresetที่เหมือนกัน
- หากมีอินสแตนซ์ ALTLVDS หนึ่งตัวใช้pll_areset อินสแตนซ์ทั้งหมดต้องใช้pll_aresetเดียวกัน
- ดีซีเรียลไลเซชัน/ซีเรียลไลเซชันแฟคเตอร์ที่เหมือนกัน