คุณอาจเห็นคําเตือนสําคัญนี้ใน Quartus® ซอฟต์แวร์ II เมื่อคุณไดรฟ์ PLL จากแหล่งนาฬิกาที่ไม่ใช่พินเฉพาะของ PLL นั้น PLLs ได้รับการออกแบบมาเพื่อชดเชยค่าอินพุตหนึ่งๆ ไปยังความสัมพันธ์ด้านเวลาเอาต์พุต โดยขึ้นอยู่กับโหมดชดเชยที่เลือกไว้ในการออกแบบของคุณ เมื่อ PLL ถูกป้อนด้วยพาธนาฬิกาทั่วโลกแทนที่จะเป็นพาธเฉพาะ จะไม่รับประกันความสัมพันธ์ของเวลาบนพาธที่ชดเชย
คําเตือนที่สําคัญนี้เกิดขึ้นโดยไม่ได้ตั้งใจสําหรับ Quartus II เวอร์ชั่น 6.1 ถึง 7.2 SP1 สําหรับ PLL ที่ทํางานในโหมด "ไม่มีการชดเชย" ตามคําจํากัดความ PLL ในโหมด "ไม่มีการชดเชย" ไม่มีความสัมพันธ์ด้านเวลาที่กําหนดระหว่างสัญญาณนาฬิกาอินพุตไปยังปลายทางสัญญาณนาฬิกาเอาต์พุต คําเตือนที่สําคัญนี้จะถูกลบออกในเวอร์ชันในอนาคตของ Quartus II สําหรับ PLL ที่ทํางานในโหมด "ไม่มีการชดเชย" หรือโหมด
เมื่อใช้พาธสัญญาณนาฬิกาอินพุตที่ไม่ใช่การเฉพาะไปยัง PLL และหากต้องการการชดเชยเฉพาะ คุณควรทําตามขั้นตอนเหล่านี้เพื่อสร้างความสัมพันธ์ด้านการกําหนดเวลา TCO (Clock to out) ที่ต้องการจากสัญญาณนาฬิกาอินพุต PLL ไปยังปลายทางสัญญาณนาฬิกาเอาต์พุตที่ต้องการ:
1) คอมไพล์การออกแบบของคุณและทําการวิเคราะห์เวลาเพื่อกําหนดความสัมพันธ์ของ TCO ของอินพุตไปยังพาธสัญญาณนาฬิกาเอาต์พุต
2) ปรับเฟสของเอาต์พุตสัญญาณนาฬิกา PLL เพื่อชดเชยความล่าช้าของ TCO ที่คุณกําหนดจากการวิเคราะห์เวลาของคุณ
3) คอมไพล์การออกแบบของคุณใหม่และตรวจสอบเวลาที่ต้องการสําหรับสัญญาณนาฬิกาเอาต์พุต PLL