คําเตือนที่สําคัญ: <slave_ddrx_instance_name>_pin_map.tcl: ไม่พบนาฬิกา PLL สําหรับพินmem_if|controller_phy_inst|memphy_top_inst|umemphy|uread_datapath|read_valid_predict[0].qvld_rd_address[0]</slave_ddrx_instance_name>

คุณจะได้รับคําเตือนที่กล่าวถึงข้างต้นใน Quartus® ซอฟต์แวร์ II เวอร์ชั่น 10.0SP1 และก่อนหน้าหากคุณได้ ปรับ_example_top.v ในทันทีสําหรับตัวควบคุม UniPHY ระดับต้นแบบและ Slave ในการออกแบบของคุณ

สัญญาณpll_dqs_ena_clkขาดหายไปทั้งใน master และ slave _example_top.v และนี่จะทําให้คําเตือนสําคัญในรายงานที่เหมาะสม

เพื่อหลีกเลี่ยงคําเตือนสําคัญข้างต้น คุณควรเพิ่มพอร์ตpll_dqs_ena_clkไปยังสร้างอินสแตนซ์ในไฟล์ _example_top.v สําหรับทั้งโมดูลหลักและสเลฟ

ตัวอย่างเช่น ในการออกแบบระดับบนสุด จะเพิ่มpll_dqs_ena_clkพอร์ตตามที่แสดงด้านล่าง:

mem_if DDR2 (

.pll_ref_clk(pll_ref_clk),

เมื่อ PHY เป็น PLL/DLL Master เอาต์พุตเหล่านี้จะเป็นเอาต์พุตที่สามารถใช้ร่วมกับส่วนประกอบอื่นๆ ของชิปได้

เมื่อ PHY เป็นสเลฟ PLL/DLL ข้อมูลเหล่านี้จะถูกอินพุตจากการสร้างอินสแตนซ์ PLL/DLL ด้านล่าง

.pll_afi_clk (pll_afi_clk)

.pll_addr_cmd_clk (pll_addr_cmd_clk)

.pll_dqs_ena_clk (pll_dqs_ena_clk), //เพิ่ม

.pll_mem_clk (pll_mem_clk)

.pll_write_clk (pll_write_clk)

.pll_avl_clk (pll_avl_clk)

.pll_config_clk (pll_config_clk)

.pll_locked (pll_locked),

.dll_delayctrl (dll_delayctrl)

.

.

);

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่น 10.1