ID บทความ: 000083332 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 20/08/2013

ข้อผิดพลาด: โหนด Clock Divider - คุณอาจพบข้อผิดพลาดในอุปกรณ์รับส่งสัญญาณ Cyclone® V และ Arria® V หากคุณไม่ได้เชื่อมต่อพอร์ต outclk_0 ของ PLL ของตัวรับส่งสัญญาณเข้ากับพอร์ตอินพุต ext_pll_clkของตัวรับส่งสัญญาณ Native PHY ในโหมด PLL ภายนอก

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ข้อผิดพลาด: โหนด Clock Divider 'inst|altera_xcvr_native_av:txcvr_top_inst|av_xcvr_native:gen_native_inst.av_xcvr_native_insts[0].gen_bonded_group_native.av_xcvr_native_inst|av_pma:inst_av_pma|av_tx_pma:av_tx_pma|av_tx_pma_ch:tx_pma_insts[0].av_tx_pma_ch_inst|tx_pma_ch.tx_cgb' ไม่ได้เชื่อมต่ออย่างถูกต้องบนพอร์ต 'CLKCDRLOC'

    คุณอาจพบข้อผิดพลาดข้างต้นในอุปกรณ์รับส่งสัญญาณ Cyclone® V และ Arria® V หากคุณไม่ได้เชื่อมต่อพอร์ตoutclk_0ของตัวรับส่งสัญญาณ PLL กับพอร์ตอินพุต ext_pll_clk ของตัวรับส่งสัญญาณ Native PHY เมื่ออยู่ในโหมด PLL ภายนอก

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 8 ผลิตภัณฑ์

    Cyclone® V GT FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Cyclone® V GX FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V GT FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้