ID บทความ: 000083331 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/11/2013

ทําไม Altera PLL ไม่สามารถล็อกการจําลองได้หลังจากติดตั้งโปรแกรมแก้ไข dp5

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    โมเดลการจําลอง Altera® PLL อาจทํางานไม่ถูกต้องและไม่ยืนยันสัญญาณที่ล็อกหลังจากติดตั้งโปรแกรมแก้ไข dp5 สําหรับเวอร์ชัน 13.0sp1 ของซอฟต์แวร์ Quartus® II

    คุณจะเห็นปัญหานี้หากคุณจําลอง PLL โดยใช้ขั้นตอนเฟสแบบไดนามิกหรือการกําหนดค่าใหม่แบบไดนามิก

    ปัญหาเกิดกับโมเดลการจําลองจึงไม่ส่งผลกระทบต่อการทํางานของ PLL เมื่อใช้งานในฮาร์ดแวร์

    ความละเอียด ปัญหานี้ได้รับการแก้ไขในเวอร์ชัน 13.1 ของซอฟต์แวร์ Quartus II

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้