การจําลองตัวอย่างการออกแบบคอร์ IP JESD204B ค้างขณะทํางานในการจําลอง VCS/VCSMX

ตัวอย่างการออกแบบคอร์ IP JESD204B ค้างเมื่อ คุณเรียกใช้งานไฟล์การจําลองโดยใช้การจําลอง VCS หรือ VCSMX

ปัญหานี้มีผลต่อเวอร์ชันทั้งหมดที่รองรับ JESD204B แกน IP

คุณสามารถปิดใช้งานตัวเลือกการดีบักได้หากการจําลองตัวอย่างการออกแบบ แฮ ง

สําหรับการจําลอง VCS ให้ทําตามขั้นตอนเหล่านี้:

1. เปิดไฟล์ ed_sim/testbench/synopsys/vcs/run_tb_top.sh และเปลี่ยนบรรทัดต่อไปนี้:

>แบบ< . TOP_LEVEL_NAME="tb_top" SKIP_ELAB=1 SKIP_SIM=1 USER_DEFINED_ELAB_OPTIONS="-debug_pp"

. TOP_LEVEL_NAME="tb_top" SKIP_ELAB=1 SKIP_SIM=1 USER_DEFINED_ELAB_OPTIONS=""

>แบบ< ./simv -ucli -l sim.log -do

./simv -l sim.log

2. เปิดไฟล์ ed_sim/testbench/models/tb_top.sv และเปลี่ยน บรรทัดต่อไปนี้:

>แบบ< (0);

;

สําหรับการจําลอง VCSMX ให้ทําตามขั้นตอนเหล่านี้:

1. เปิดไฟล์ ed_sim/testbench/synopsys/vcsmx/run_tb_top.sh และเปลี่ยนบรรทัดต่อไปนี้:

>แบบ< vcs -lca -t ps -debug_pp

vcs -lca -t ps

>แบบ< ./simv -ucli -l record.log -do

./simv -l record.log

2. เปิดไฟล์ ed_sim/testbench/models/tb_top.sv และเปลี่ยน บรรทัดต่อไปนี้:

>แบบ< (0);

;