ID บทความ: 000083305 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/06/2015

ทําไมเลเยอร์ลิงค์ข้อมูลจึงอยู่ในชั้น Hard IP สําหรับ PCI Express ของฉัน

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย ไม่สามารถเปิดใช้งานการรายงาน Data Link Layer และ Surprise Down ได้สําหรับอินเทอร์เฟซ Avalon® MM สําหรับโซลูชัน PCIe ในซอฟต์แวร์เวอร์ชัน 15.0 และก่อนหน้า  ดังนั้น derr_cor_ext_rpl, derr_rpl, dlup และdlup_exit สัญญาณไม่ได้บ่งบอกถึงข้อมูลที่เป็นประโยชน์ใดๆ และควรละเลย
    ความละเอียด ฟังก์ชันการทํางานนี้ถูกเพิ่มไปยังซอฟต์แวร์เวอร์ชัน 15.0.1 และใหม่กว่าของซอฟต์แวร์ Quartus® II

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้