ID บทความ: 000083301 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 11/09/2012

ข้อผิดพลาด (10231): ข้อผิดพลาด Verilog HDL ที่ <variation_name>_memphy_top.v(305): ไม่สามารถกําหนดค่าให้กับอินพุต "pll_mem_clk" ได้</variation_name>

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 9.1, 9.1 SP1 และ SP2 มีปัญหาในไฟล์ _memphy_top.v  ที่เกิดขึ้นเมื่อสร้างอินเทอร์เฟซ UniPHY QDRII ในอัตราเต็มโดยไม่ได้เลือกตัวเลือก "Master for PLL/DLL sharing"

 

วิธีแก้ไขปัญหาชั่วคราวคือทําการเปลี่ยนแปลงเหล่านี้  แล้วคอมไพล์ใหม่

 

1. ในไฟล์ _memphy_top.v comment out บรรทัดนี้

 

            มอบหมายpll_mem_clk = pll_afi_clk;

 

2. ในไฟล์ _example_top.v ที่มีการสร้างอินสแตนซ์

 

mem_if (

......

  .pll_mem_clk (pll_mem_clk)

 ....

)

 

เปลี่ยนบรรทัดนี้เป็น

 

   .pll_mem_clk(pll_afi_clk)

 

คอมไพล์โครงการใหม่

 

หากคุณสร้าง IP ใหม่ อย่าลืมทําซ้ําการเปลี่ยนแปลงเหล่านี้ คาดว่าปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันที่ใหม่กว่า

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

Stratix® IV FPGA
Stratix® IV E FPGA
Stratix® IV GT FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้