ข้อผิดพลาดด้านการจําลองจุดลอยตัวของ DSP, ';' ที่ไม่ได้ใส่

เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 15.1 และก่อนหน้า คุณอาจเห็นหนึ่งในข้อผิดพลาดการจําลองต่อไปนี้เมื่อจําลองส่วนประกอบ IP จุดลอยตัวสําหรับอุปกรณ์ Intel® Arria® 10

ที่ปรึกษา:

ข้อผิดพลาด # **: (vlog-13069) ./. /.. /altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID> (46): ใกล้ ";": ข้อผิดพลาดด้านการคาดเดา, \';\', คาดว่า \')\'

จํานวน:

ncvlog: *E, EXPRPA (./. //.. /altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>,46|1): คาดว่าจะมีวงปีกกาที่ถูกต้อง (\')\') [12.1.2][7.1(IEEE)]

Synopsys:

ข้อผิดพลาด-[SE] ข้อผิดพลาดในการตรวจสอบ
ต่อไปนี้ Verilog Source มีข้อผิดพลาดด้านพร็อกซี :
"./.. /.. //.. /altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>.sv",
46: โทเคนคือ \';\'
);

หากต้องการแก้ไขปัญหานี้ ให้ดําเนินการอย่างใดอย่างหนึ่งต่อไปนี้:

1. สร้าง IP เวอร์ชั่น VHDL และใช้ในการจําลอง
2. ปรับเปลี่ยน ไฟล์ต่างๆ ที่สร้างขึ้นใน / altera_fpdsp_block_151/sim/_altera_fpdsp_block_.sv และ เปลี่ยน บรรทัดต่อไปนี้:

.chainout (chainout)

ถึง:

.chainout (chainout)

หมายเหตุ: ตําแหน่งของไฟล์สามารถพบได้ในเวอร์ชั่น 15.0 หรือ 15.1 เพื่อให้พาธไดเรกทอรีเป็น /altera_fpdsp_block_150 หรือ /altera_fpdsp_block_151

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime v16.0