ปัญหาสำคัญ
คำอธิบาย
หากคุณเปิด FEC ในรูปแบบ 40GBASE-KR4 ของคอร์ IP LL 40GbE ให้ testbenches การจําลองล้มเหลวและแบบจําลองการจําลองคอร์ IP เริ่มต้นล้มเหลว จำลอง ปัญหานี้เกิดขึ้นเนื่องจาก PCS ไม่สอดคล้องและตั้งโต๊ะ เลน
ความละเอียด
ในการหลีกเลี่ยงปัญหานี้ คุณต้องเปลี่ยนค่าของ
SYNOPT_FULL_SKEW พารามิเตอร์ RTL ในไฟล์การจําลองระดับสูงสุดของคุณไปยัง
มูลค่า 1 การเปลี่ยนแปลงนี้จะใช้เวลาในการจําลองเพิ่มขึ้น
เมื่อต้องการเปลี่ยนค่าของพารามิเตอร์ RTL นี้ในAltera testbench ให้ แกน IP:
- เปิดหน้าต่าง /example_testbench/alt_e40_avalon_kr4_tb.sv ไฟล์สําหรับแก้ไข
- เปลี่ยนสาย
localparam SYNOPT_FULL_SKEW = 1\'b0; //enable support for large lane skews
ถึง
localparam SYNOPT_FULL_SKEW = 1\'b1; //disable support for large lane skews
ปัญหานี้จะได้รับการแก้ไขในเวอร์ชั่นในอนาคตของความหน่วงแฝงต่ํา 40 และ 100-Gbps Ethernet MAC และ PHY IP Core